# 面板級封裝大戰開打！台積電300×300mm線曝光　2027量產前三大挑戰一次看懂

當AI晶片尺寸越長越大，傳統的12吋晶圓已裝不下未來的夢想。根據摩根士丹利分析，過去一塊晶圓可封裝29組H200晶片，到了B200時代驟降至僅16組。日月光營運長吳田玉更直言，按照目前的發展趨勢，12吋晶圓未來可能只裝得下3到4組AI晶片，效率低得令人無法接受。在這場封裝技術的典範轉移中，台積電正以「化圓為方」的策略，開創下一代先進封裝的標準。

台積電的面板級封裝計畫，代號CoPoS（Chip-on-Panel-on-Substrate），被業界視為繼CoWoS之後的下一張王牌。這項技術將傳統圓形晶圓中介層改為方形玻璃面板，不僅突破形狀限制，更讓中介層利用面積從圓形的65%躍升至方形的95%。以輝達B200晶片為例，12吋晶圓只能封裝4組，但邊長30公分的方形面板卻可擺上9至16組，生產效率提升超過一倍以上。

尺寸定錨：從300×300到310×310的務實選擇

根據供應鏈消息，台積電最初傾向長寬各515毫米與510毫米的矩形基板，但考量「持有成本」（COO）及可支持的最大光罩尺寸後，決定先從較小的尺寸練兵。業界透露，台積電最初採用300×300毫米，後因化學材料塗佈均勻度等問題，略微放大至310×310毫米。這尺寸雖然不及最初試驗的510×515毫米，但依然比傳統12吋晶圓（約70,685平方毫米）提供更大面積，達到96,100平方毫米。

台積電總裁魏哲家在法說會上曾坦言，公司正在研究面板級封裝，預期三年後有望成熟，但也坦言目前尚未有成熟解決方案支持大於10倍光罩尺寸的晶片。依據規劃，2025至2026年將推出5.5倍光罩尺寸封裝，2027年推進至9倍，2028年挑戰14倍光罩，2029年更要衝向40倍以上。

第一大挑戰：翹曲地獄——薄如紙張的面板如何維持平整

面板級封裝最大的天敵，是所謂的「翹曲」（Warpage）問題。陽明交大國際半導體學院院長陳冠能分析指出，方形結構因「不對稱性」與「尺寸放大」效應，使熱膨脹與材料內部機械應力分布更不均勻，難以維持整體平整性。過去圓形結構因對稱性高，多層堆疊仍能維持相對平整，但方形結構在邊角位置容易出現應力集中，導致翹曲變形。

實際上，翹曲帶來的後果是災難性的。機器手臂在傳送面板時會卡住或抓取失敗，後續的微影曝光製程需要極高對位精度，翹曲的面板根本無法對準，直接導致整片報廢。台灣半導體設備廠天虹科技研發的「雙面平衡鍍膜」技術，透過在面板正面鍍上鈦銅金屬層的同時，背面也鍍上鋁、鈦、鎳釩、金等多層金屬，讓正反面的應力互相抵消，維持面板平整。

TrendForce指出，包括台積電、英特爾、三星在內的主要半導體廠商，正加速推進各自的PLP發展藍圖，而翹曲控制已成為決定誰能率先實現量產的關鍵瓶頸。在Touch Taiwan 2026展會上，AMC、WaferChem、Everlight Chemical等專業化學材料供應商，皆展示了對應的低溫可固化PSPI（光敏感聚醯亞胺）與平衡膜解決方案。

第二大挑戰：精密度鴻溝——面板產業與先進封裝的天壤之別

一個值得關注的事實是：面板產業的精密度標準與先進晶片封裝製程的要求，在「精密度等級上」有顯著差距。面板產業（如電視、手機螢幕）的精細程度大約是1到5微米，但若為先進晶片封裝（像是AI晶片、伺服器用的高階晶片），對精細程度的要求最細可以到1微米甚至更小。

台積電在了解到面板產業的精密度標準與所需技能尚不足以滿足先進晶片封裝製程的要求後，最終決定自行發展相關技術。然而，顯示器技術與先進封裝製程並非完全無關。群創光電指出，顯示器技術與先進封裝製程具有高度工藝重疊，前段製程與IC封裝製程約有60%工序相似。群創已具備生產620×750 mm基板的能力，是目前先進封裝應用可支援的最大尺寸，若客戶有需要較小尺寸者，公司都能夠配合調整。

第三大挑戰：設備重構——從清洗到拋光的全面改造

從「圓的」變成「方的」，製程難度不是等比例增加，而是指數級上升。既有半導體設備多以圓形晶圓為設計基礎，許多製程步驟例如清洗、研磨、拋光，皆利用旋轉對稱來達成均勻處理。一旦轉為方形基板，不僅設備需重新設計，整體製程流程也可能需要重構。

陽明交大陳冠能院長強調，更關鍵的是如何完成系統整合。現行半導體製造已是高度自動化的連續製程，各步驟之間的搬運方式、流程銜接與節拍控制，都必須重新設計。這些看似細節的環節，正是面板級封裝CoPoS試產能否成功的關鍵。新一代先進封裝大約需要經過300多道程序，台積電試產線一方面要想辦法串起設備與系統，另一方面要嘗試刪減或合併部分程序以縮短製程，因為「時間就是成本，程序太多，用時就長，那就不見得划算了」。

在臨時鍵合層（Temporary Bonding Layer）方面，挑戰同樣嚴峻。在面板尺度，同樣的材料被要求在更大的面積上均勻塗佈，在更大的機械負荷下保持厚度一致，並承受可能比原始設計更苛刻的熱偏移。一旦鍵合層在310mm面板上塗佈不均勻，後續研磨步驟將產生具有相應厚度變化的薄化器件，影響後續鍵合步驟的對準精度，最終影響互連良率。

量產時程：2027年試產、2028至2029年規模量產

根據供應鏈消息，台積電預計在2026年在旗下子公司采鈺的龍潭廠設立首條CoPoS實驗線，設備預計6月陸續進機。2027年進入技術開發階段，2028年展開製程驗證，預計2028年底至2029年間正式進入大規模量產。正式產線將放在興建中的嘉義先進封測七廠，美國亞利桑那廠則可望同步或接續導入。

在時間表的另一端，日月光、力成等封測廠也積極布局。日月光投入扇出型面板級封裝逾10年，目前已有一條300×300mm規格的量產線，但主要應用仍集中於電源管理晶片及車用相關產品。力成則押注更大尺寸的515×510mm，獲得超微、博通等大咖客戶支持，規劃2027年上半年進入量產，並已啟動高達新台幣433億元的投資計畫。

面板級封裝的競賽，已不只是技術之爭，更是供應鏈話語權的角力。三星以「記憶體＋先進封裝」的策略搶單，英特爾回防策略則是「市場＋先進封裝」，台積電力保「先進製程＋先進封裝」的戰略。市場首次出現決戰先進封裝的氣氛。

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**參考來源：**

- TrendForce（2026年4月16日）。〈TSMC Says CoWoS Offers Industry's Largest Packaging Amid Intel EMIB Rivalry; CoPoS Advances〉。 - TrendForce（2025年6月11日）。〈TSMC Reportedly Gears Up for CoPoS Mass Production by 2029, Tapping NVIDIA as First Client〉。 - DailyAlpha（2026年4月8日）。〈TSMC Accelerates Panel-Level Packaging to Counter Intel's Next-Gen EMIB-T in AI Race〉。 - fiisual部落格（2026年2月5日）。〈What Is CoPoS? TSMC's CoWoS Technology and Its Evolution Toward Panel-Level Packaging〉。 - 今周刊（2026年5月6日）。〈台積電CoPoS系列2：「改圓為方」有更多優勢！清洗、研磨、拋光⋯流程大洗牌〉。 - Business Insider Taiwan（2026年2月13日）。〈突破！天虹全球首台310mm封裝設備，破解AI晶片「洋芋片」難題〉。 - TechTaiwan（2026年4月17日）。〈The CoPoS Moment: As Google Eyes Intel, Can TSMC Reinforce Its Competitive Moat?〉。